半導体のパネルプロセスが注目される背景と課題｜アジア3カ国と米国の事例も紹介

「産業のコメ」と呼ばれていた頃から近年まで、半導体といえば円形のシリコン基板「ウエハー」の上に素子や回路を集積するものだった。

近年、ウエハーではなく長方形や正方形の大型基板パネルを用いた製造プロセスとなる「パネルプロセス」が注目を集めている。本稿ではパネルプロセスの概要や事例を取り上げる。

パネルプロセスとは？ウエハーが持つ課題

パネルプロセスとは、正方形や長方形の大型基板（パネル）を用いて半導体チップを製造する工程を指す。

半導体製造は従来、インゴットから直径6インチ（150ミリメートル）、8インチ（200ミリメートル）、12インチ（300ミリメートル）などといった円形ウエハーの切り出しを起点に工程が組まれてきた。円形ウエハーは安定した量産が実現している一方で、円盤の周辺（円弧）にあたる部分を利用できないという課題がある。

また近年、後述の理由からICチップの大型化が進んでおり、円形ウエハー1枚あたりの歩留まりがさらに悪化することが懸念されている。

そこで、パネルプロセスによる大型チップの効率的な生産に、期待が寄せられるようになった。

パネルプロセス注目の背景

パネルプロセスという概念が生まれた背景には、社会的要請と既存の技術的リソースの活用がある。それぞれを取り上げる。

AI技術の急成長に伴う計算リソースの集約

あらゆる産業分野において、AIによる大規模な学習モデルを業務に採用する動きが進む。こうしたAI向け計算インフラとしての需要拡大に対応するため、Amazon Web ServiceやMicrosoft Azureといった大手クラウドベンダーのデータセンターは、大規模なGPU・TPUクラスターを構築、拡充している。

もちろん、AIのさらなる発展への期待、それを利用する企業や人々はますます増えていくことから、計算リソースの確保と集約はますます進んでいくと考えられる。

ムーアの法則「以外」の手法による処理速度向上の試み

大規模データセンターでは、半導体の性能向上を集積回路の微細化だけではなく、大規模演算に最適化させたハードウエアやアーキテクチャーによって実現しようとしている。

特に大規模学習モデルの処理を高速化するために、大量の演算ユニットを1つのダイに集積したり、複数のダイをパッケージ内で相互接続したりするパッケージング技術の特徴化やチップの巨大化が進んでいる。

ICチップの巨大化・複雑な工程への適用

チップの巨大化に伴い、円形ウエハーでは歩留まりのさらなる低下が予想される。また、複雑な積層を前提とした超巨大チップは、円形ウエハーの製造工程では応えられない可能性がある。

特に、複数のダイを再配置・配線して1つのパッケージにまとめる工程でパネルプロセスを採用できれば、ダイをタイトに配置して四角形状の基盤全域をほぼ無駄なく使ったり、配線レイアウトの自由度を上げたりといった生産プロセスの効率化が期待できる。

既存の製造ノウハウの応用

液晶や有機LEDなどを扱うディスプレイパネル産業の技術が、半導体のパネルプロセス向けに応用できると期待されている。同業界では従来から、巨大なガラス基板を扱う技術が蓄積されていた。「薄く巨大なガラス基板を破損させずに搬送する」「数マイクロメートル単位での位置合わせ」「大面積への均一な配線パターン形成（蒸着など）」「熱膨張制御」などは既存の技術をそのまま、あるいは一部転用してパネルプロセスに適用できると考えられている。

シャープは2024年7月、かつて液晶を生産していた三重事業所第1工場でOSAT（半導体後工程の請負）企業のアオイ電子とともに半導体パネルパッケージの生産ラインを構築すると発表（シャープのプレスリリースより）

パネルプロセスの課題

パネルプロセスには期待があるものの、本格的な技術開発は始まったばかりだ。ここでは、課題を取り上げる。

調達・製造システムが成熟していない

現時点ではまだ、ウエハープロセスが主流であるため、パネルプロセス向けの製造設備が普及していない。サプライチェーンの構築も新規に行う必要があるが、ウエハーのような規格化・標準化が済んでいないため、エコシステムの構築に時間とコストがかかる。

工程設計が困難

パネルプロセスの領域では、ファンアウトパッケージ（パッケージのサイズがチップより大きく、チップの複数配置が可能など設計面での自由度が高い）やチップレット実装など、高密度・多層の高度な配線が想定される。一方、従来のウエハー向け前工程(フロントエンド)とパッケージング向け後工程(バックエンド)の間に新たな中間工程(2.5D/3D実装)が入るため、ライン全体がより複雑化し、最適な工程設計の難易度が上がる。

歩留まり・コスト悪化の懸念

パネル1枚あたりの面積が大きくなるほど、各工程で不良が発生した際に失われる面積とコストも増大する。各工程で発生した不良からのリワークも困難であるため、不良による歩留まりの低下はウエハープロセスよりも顕著となり、安定した量産体制が構築されるまではウエハープロセスよりも歩留まりやコストが悪化する可能性が高い。

他産業からの技術転用

ディスプレイ産業は大型ガラス基板のハンドリング技術を有するが、半導体製造のノウハウは持たない。大手半導体メーカーや半導体製造装置メーカーは、ディスプレイ製造業やその他分野の企業など、従来よりも広いステークホルダーと連携し、製造ノウハウを蓄積する必要がある。

パネルプロセスをめぐる各国企業の動向

ここでは、台湾、韓国、米国、日本におけるパネルプロセスの開発状況を取り上げる。

台湾：TMSC、Innolux

台湾ではOSAT大手のTSMCがAI需要の増加に対応するため、Fan-Out Panel Level Packaging（FOPLP）の小規模な生産ラインを2026年までに構築する予定だ。

また、液晶パネル大手のInnoluxが2017年からFOPLP市場に参入し、車載用や高性能コンピューティング向けの製品を手掛ける。2024年後半には量産化を目指していたが、遅れている模様だ。

韓国：NepesとSamsung

韓国のOSAT大手であるNepesがFOPLPに積極的に投資しており、2019年前後からパネルプロセスラインを増強したことで話題になった。

PLPの製造拠点であるNepesの天安キャンパス（同社プレスリリースより）

Samsungはファンアウトパッケージに注力しており、グループ企業のSEMCOもFOPLPの研究開発を進める。

韓国では「K-半導体戦略」と呼ばれる政策の下、半導体の上流から下流（後工程）まで一貫して世界シェアを高めることを目指す。

米国：Amkor Technology

OSAT大手のAmkorはファンアウトパッケージを主力の一つとしていたが、近年はパネルプロセスの試作・設備への投資を進めている。2023年には、650ミリメートル×650ミリメートルのパッケージを作製している。

また、同国では2022年に成立したCHIPSおよび科学法に基づき、国内の半導体製造やパッケージ技術への投資が促進されている。

日本：メーカーによる開発状況

日本国内では、ディスプレイ製造技術を持つ大日本印刷（DNP）や凸版印刷（Toppan）、さらに東レエンジニアリングなどが周辺技術の研究開発を進めている。また、前述のようにディスプレイの技術を持つ企業が半導体のパネルプロセスに参入するケースも見られる。

まとめ｜3次元の半導体を支える手段

ムーアの法則以外の手法が求められていることを述べたが、半導体の積層化はそれとは反対にムーアの法則を基としながら現状の行き詰まりを打破するためのアイデアだ。パネルプロセスは積層化を支える手段の一つとなり得る。

本稿で取り上げたように課題も少なくないが、パネルプロセスへの投資も積極的に行われており、進化が期待される分野となる。

参考文献：
※1：【注目】AI時代の発展を支える半導体製造技術「PLP技術」とは, 東京エレクトロンデバイス（リンク）
※2：半導体の製造 1 半導体製造工程, 日立ハイテク（リンク）
※3：パネル加工製品, Lam Research（リンク）
※4：FO-PLP製造工程及び主な技術課題についての紹介, 釣屋政弘他, SEMI（リンク）
※5：縮小続く液晶工場に新たな使い道、半導体の後工程で復活か, 大下淳一, 日経クロステック（リンク）
※6：半導体の進化で揺れ動く、後工程「OSAT」の立ち位置を解説, 伊藤元昭, TELESCOPE Magazine（リンク）
※7：TSMC Rumored to Begin FOPLP Production with Smaller Substrates, with Mini Lines Prepared by 2026, TrendForce（リンク）
※8：Innolux Delays FOPLP Mass Production to First Half of 2025, TrendForce（リンク）
※9：Fan Out-WLP/PLP, Nepes（リンク）
※10：Advanced Package Platforms, Samsung（リンク）
※11：Fan Out Panel Level Packaging (FOPLP): Samsung is playing a strategic game – An interview of SEMCO by Yole Développement, Yole Group（リンク）
※12：A Hybrid PLP Technology Based On A 650mm x 650mm Platform, Eoin O'Toole, Semiconductor Engineering（リンク）
※13：次世代半導体パッケージ向け“TGVガラスコア基板”を開発, DNP（リンク）
※14：ラピダスの調達視野…TOPPAN・大日印、半導体向けフォトマスク微細化加速, ニュースイッチ（リンク）
※15：半導体先端パッケージ向けパネルレベル塗布装置「TRENG-PLPコーター」の本格販売を開始, 東レエンジニアリング（リンク）

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